超低间距堆叠焊线制程加持BVA PoP实现超高频存储器互连

  着眼于资料传输的重要性，业界正致力于研究各种封装技术，以提升频宽连线效能。目前层叠封装(PoP)技术可在处理器和记忆体之间，提供不超过三百个互连，但为满足未来低功率下超过25.8Gbit/s的频宽传输要求，业界预期将采用×512结构的宽幅IO记忆体，该记忆体须超过一千个互连，而现在PoP技术却没办法实现上述功能。

  为解决这一问题，相关厂商如Invensas已推出BVA(Bond Via Array)PoP的全新技术，可提供超细间距至0.24奈米(nm)以下，以及较高的高度/直径高深宽比(8：l以上)。该方案透过沿处理器晶片周边形成独立焊线，封装整个晶片，让从封装顶部伸出的微型接线柱，连接到记忆体封装来达成。同时，与目前封装相同的封装面积内，也将形成超过一千个互连。

  日前，半导体技术供应商已展示BVA PoP制程开发组装设备和可靠性测试结果，上述开发均已顺利完成，包括潮湿敏感度(MSL)测试、板载温度循环测试、高温储存测试，以及跌落测试。以上测验结果为，BVA PoP已为量产做好准备。

  如今，行动运算的演化已超越PC运算能力，可执行从办公效率与通讯，到高画质(HD)媒体、游戏等各类任务。过去几年来，运算领域呈现三大趋势，针对中央处理器(CPU)/记忆体架构及实施，具有重大影响，包括以下几点：

  不断提升效能的关键特性在于处理器/记忆体间的连线显示CPU与记忆体周期时间差距正在加大，意味将资料传送到处理器所需的时间，比使用资料所需时间更长，透过在各记忆体架构间进行最佳化，可解决此问题。从图2则可看出存储器具有极高延迟而不适用，因此，处理器/DRAM子系统亟待改善。

  手机和平板电脑等行动平台的爆炸性增长，使低功率运算的重要性日益突显。由于约有50%的记忆体功率用于驱动处理器/记忆体子系统之间的IO，因而这对两者有直接影响。图3则显示不一样的记忆体IO间，典型的电源效率值。

  至于图4所示，处理器/记忆体子系统的物理布局，过去几十年持续演化。目前桌上型电脑和伺服器的记忆体，都是双列直插式记忆体模组(DIMMs)的形式，很多平板电脑在处理器旁，都置有多个记忆体封装。此外，手机也拥有PoP，其中记忆于处理器顶部。

  基于目前PoP模组的IO(32-04)有限，因此提出矽穿孔(TSV)解决方案，以满足IO(128-512)极高要求。然而TSV技术尚未成熟，常规制程的PoP便极具吸引力，随着PoP形式的处理器-记忆体IO增加，其从行动运算到高效能运算的应用也逐渐普遍。

  例如，现今行动设备中所见的PoP 32位元宽记忆体，能够以1,600Mega Transfers/秒(800MHz DDR)的速度提供6.4Gbit/s的频宽。而高频率作业的记忆体耗电量大，并不符合行动设备的要求。倘若使用512位元的宽记忆体，即便以800 Mega Transfers/秒(400MHz DDR)的频率，也可实现51.2Gbit/s的频宽。因此，使用慢速低功率记忆体的同时，宽资料paU1也能实现较高频宽。

  并且，BVA层叠封装(PoP)可使用常规焊线技术和现有材料及基础架构，在多核CPU和绘图处理器(GPU)组成的系统单晶片(SoC)与宽IO低功耗记忆体晶片之间提供超高频宽。

  图5所示为BVA焊线阵列连线概念。主要特性是BVA独立焊线会从底部基板延伸至底部封装的上表面，以便连接顶部封装。

  成熟的焊线技术可提供超细间距，并采用常规焊线设备的专有制程来形成独立焊线皮米(pm)的间距完成，且其长度可延至任何所需值，因此可实现高深宽比(高度直径比大于10)的连线。这种连线D封装，包括PoP、晶圆级封装和嵌入等。针对BVA技术完成的初步及探索性工作，已完成报告。

  连线毫米封装，其假定IO外围宽度为1毫米，则可在0.2毫米间距形成一千四百四十根连线，以上数字足以满足未来较宽的IO记忆体需求。在此选择14毫米×14毫米的封装尺寸，是基于此为PoP最常见的尺寸。而1毫米的IO区域宽度，被认为可以媲美目前焊球层叠PoP的IO宽度，其宽度只有两行。

  此外，图7显示，与球闸阵列(BGA)PoP及穿透模塑通孔(TMV)PoP相比，BVA具有最小间距和最高IO。TSV另外提供超细间距和高IO，但其技术尚未成熟。

  432 IO BVA PoP菊花链测试工具采用14毫米×14毫米的尺寸来设计和制造，周边有两排间距0.24毫米的镀钯铜线毫米，测试工具的互连高深宽比(高/直径)为8，间距比(高/间距)为1.7，优于任何现有PoP技术。

  图8所示则为BVA PoP制造流程。顶部封装类似目前记忆体封装，包括高IO BGA。举例来说，封装四个记忆体晶片，每个晶片均为×32，便形成一个×l28 BGA封装，IO更高，就可以使用宽IO记忆体。底部封装也皆有标准倒装晶片的逻辑设备，并且周边围绕BVA焊线BVA PoP的制程流程

  此外，使用焊线的成型也不完全一样。最后，层叠完成有赖标准表面安装技术(SMT)，前提是顶部记忆体封装拥有超细间距BGA。以下将解释四种独特的制程步骤。

  独立焊线是BVA PoP最重要的特性，形成顶部拥有非常良好位置精度(x和y)和统一高度(z)的焊线很重要；掌握精度与高度，能够形成超细间距以及高良率的封装组件。图9便显示出倒装晶片的底部封装基板，在其周边连接了逻辑晶片和BVA，这些独立焊线会首先焊接到铜垫，此为标准制程，接着使用专利切削结构，形成楔形焊线接头，并视切削方向不同而略有弯曲。楔形形状及其弯曲角度为切削制程产品，不同焊线若采用相同焊线制程，其形状角度也会不同。

  举例来说，x、y和z位置精度资料如图10所示。这些图示内容来自四十三个封装的资料，每个资料点的图均表现出一个封装内的所有焊线焊线接头测量的位置资料

  由此发现，所有方向的位置精度均处于±15微米(3σ)的范围内，而焊线也焊接牢固，在焊接拉伸测试中，均通过了大于0.15N的平均值。此外，图11显示的是焊接好的焊线。使用工业标准焊线机的焊接速度约为每秒十根焊线，设备及设备磨损与标准焊线的焊接类似。唯一不同的是使用专为焊线制程而研发的焊线独立镀钯铜焊线

  焊接制程的下一步是逻辑封装成型，须让BVA接头露出一致的所需高度。薄膜辅助成型技术如图12所示，用于暴露接头部分，这是众多封装组件作业中常见的成熟技术，有稳定供应商支援。制程则使用包封模具设计，模具型腔仅略深于成型铜线，当模具固定到基板上时，铜线会被推入成型薄膜中。此外，模具型腔内具填充模塑料，模塑料硬化后，便可开启模具，从封装中抽出成型薄膜，露出焊线使用薄膜辅助成型露出焊线接头

  成型薄膜厚度将决定焊线接头的暴露程度，不需要特殊成型参数，即能提供可重复的焊线显示的正是暴露的焊线微米的公差范围内获得。

  先前业界曾发表采用湿式蚀刻制程来清洁焊线接头的方法。湿式蚀刻设备在传统封装组件生产线中并不常见，不过在电浆蚀刻设备却很常见，因此便研发电浆蚀刻。表1中的配方可用于研发电浆蚀刻制程。

  由于制程配方Pl和P2并不可能会产生清洁的焊线接头，模具残渣自然可见，但两项制程配方，具有足够压力(659mT)的CF4+O2，或者低压(215mT)的CF4+O2配上15分钟的氩气，可成功清洁焊线显示的是有残渣的最初焊线接头，以及经过电浆处理后的清洁焊线(a)带有模具残渣的最初焊线接头，以及(b)经过P3或P4处理后的清洁焊线接头。

  为确保焊线上的镀钯层在经过电浆处理后仍然完好无损，因此会进行EDx分析，结果如图15所示。由此发现，即使经过电浆处理，镀钯层大部分依然完好无损；此外，之所以检测到矽，是由于模具材料中具有矽颗粒物包围焊线焊线清洁后的EDX分析

  最后一步是将记忆体封装堆叠到逻辑封装的顶部。这一制程与标准PoP组装极为相似，可将焊膏印在主板上，逻辑封装放在主板上。记忆体封装蘸入焊剂后，放在逻辑封装顶部，叠层将随着主板上其他元件重新流动。

  此外，焊料不含铅，含有96.5%的锡、0.5%的铜和3%的铜化合物成分。在堆叠数个封装之间，可涂上底部填充剂，于动态加载下实现高可靠性。至于焊线接头的外观则为楔形，其方向取决于焊线切削结构的方向，并且，这些形状是焊线切削制程的产物，对效能或可靠性没有一点影响。

  经过全套可靠性结果测试，所有检测均完成了菊花链电阻的原位监控，并未检测到任何故障。跌落测试持续进行了一百二十八次跌落，未观察到任何故障。此外，PoP中存在底部填充剂，此即为预期结果。并且，半导体技术供应商也对测试样本做广泛故障分析，但未侦测到故障。

  半导体技术供应商为研究铜焊线及焊球之间的铜锡扩散效应，便进行加速测试，方法是在高温条件下，评估金属间化合物形成数量。透过将样本置于150℃温度环境下1,000小时，得以完成加速测试。为抑制金属间化合物形成，铜焊线上镀有钯层。

  而在典型预镀镍的铜-锡介面观察到的范围内，如镀镍铜垫上的焊球，其镀钯层便成为铜和锡之间的屏障，大大抑制金属间化合物的生长。如果缺少钯，就会看到金属间化合物生长，而铜则几乎完全消失，连带影响到互连可靠性。

  透过采用短物理长度的大量互连封装技术，半导体业者可增加高处理器-记忆体频宽，进而满足多核、更低功耗及云端运算趋势驱动下的行动运算需求。因应市场趋势，Invensas推出基于焊线的全新连线D封装、嵌入封装、晶圆级封装等不同应用。

  该技术以0.24毫米或更低间距，采用PoP形式，提供超过一千个逻辑至记忆体连线，能以低成本使用标准PoP制程，实现高频宽与高可靠性。此外，启用一千根连线位元宽度的记忆体，如此一来，即使记忆体处于低功耗的低速作业状态，也能获得极高频宽。

  至于组装结果为，可透过一致性极佳的超细间距，形成独立焊线微米以内的三向位置精度。现今，电浆清洁制程已研发完成，有助清洁成型后的焊线接头，此外，堆叠制程也能以0.24毫米的间距达到极高良率。总而言之，全套可靠性测试已完成，包括高温储存测试下的最低金属间化合物生长，过程中功能并无任何故障。透过以上结果为，BVA PoP已准备好实施大量生产。